예전에 SDI 6T1C 회로 특허 관련 내용을 검토하였습니다.
예전에 건국대학교 전자공학부 박기찬 교수님이 관련 회로를 분석하여
인포메이션 디스플레이 2012 에서 소개한 내용이 있었네요.
상용AMOLED의 화소 보상회로 (박기찬)
보다보니 박교수님의 글중 그림3의 M4 M6가 바뀌어서 기재되어 있어 정정하여 다시 올립니다.
2017년 3월 8일 수요일
2015년 2월 28일 토요일
3T1C Pixel Circuit with External Compensation US 20130050292 A1
3T1C Pixel Circuit with External Compensation US 20130050292 A1
US 20130050292 A1 특허에는 지금까지는 소개한 회로와는 조금 다른 컨셉이다.
통상적으로 Main Driver TR을 Diode 형태로 만들어 Vth 보상을 하는 기능이 들어있는 픽셀 회로를 보았다면
오늘 소개할 기술은 외부의 회로의 도움을 받아서 그 Vth 또는 mobility를 읽어와 데이터에 Vth와 mobility를 같이 넣어 데이터 자체에서 보상하는 외부 보상의 개념을 소개한다.
위 그림의 "20"이 통상적인 페널에 있는 픽셀 회로들이고
"10"이 외부의 DR-IC이고, 통상적인 DAC말고 S/H (sample holder)도 포함하고 있는점이 특이하다.
"20" 내부에 수직으로 달리는 배선에 DL (Data Line)이 있고 RL (Read Line)이 있다.
또한 "20" 외부에 SW6를 이용하여 통상적인 ELVSS배선에 VDD또는 VSS전압을 인가 할수 있도로 하였다.
"20" 내부에 RL, DL에 SW4, SW3 이 배치되어있고 (실제적으로 패널에 TFT로 구현)
SW5를 이용하여 RL에 Vref 전위를 공급할수도 있게 되어있다.
위 그림은 평상시의 구동시의 모습이다. DL 라인으로 VDATA 전압을 인가하고
(사실 그냥 데이터가 아니고 이미지 데어터 전압과 DT의 문턱전압 그리고 DT의 mobility를 포함한 보상전압)
RL배선에 VREF전압을 인가하면
DT TFT의 Vgs에는 자연스럽게 Vdata-Vref가 담겨지게 되고 SL1 SL2가 꺼진후에도
그 전위가 Cs에 의해서 유지가 된다.
만일 VDATA에 함께 실어서 보낸 DATA+Vth+mobility보상을 함꼐 넣는다면 DT의 산포가
정확하게 보상되어질것이다.
그러다면 어떻게 하면 그 Vth를 읽어내서 정확하게 DATA전압에 함께 실어서 보낼수 있을까????
위 그림은 그 Vth를 SENSING하는 순간이다.
1. SW6를 VDD로 해서 OLED에 흐르는 전류가 없도록 만들고
2. SW4, SW2를 켜서 RL 라인을 통해서 전압을 SENSING하도록 하고
3. CS에는 기존에 저장해 두었던 Vdata-Vref를 계속 유지하며
4. SL1은 OFF하고 SL2는 ON 한다.
이러면 자연스럽게 DT의 Source노드와 RL라인의 전압은 시간이 지날수록 Vdd-Vth(DT)로 Charge된다. 아무래도 RL에는 기생캡 Cline과 Hold앞에 Ch가 있으므로 충분한 시간을 기다려서 14번의 Sample Holder에서 그 때의 전압을 Sampling하면 DT에서 흐르는 전류를 Sense할수 있다.
위 타이밍도는 DR-TR의 특성 Sensing하는 순간의 Timing도 이다.
A구간동안 SL1과 SL2가 동시에 켜지면서 Cs에 VDATA-VREF를 저장하고
B구간동안 SL1만 끄고 SW1~SW4를 켜고 닫아서 SENSING모드로 전환하고
C구간에서 SW5를 꺼서 VREF를 단절하려 RL라엔의 전압이 증가하는 것을 알수있다.
t1시의 전압 V1과 t2시의 전압 V2를 읽어내면
I = (Cline +Ch)×(V2-V1)/(t2-t1)
간단한 식으로 DT에 흐르는 전류를 알수 있고
이러한 방법으로 보상시의 DATA전압을 여러단계로 반복해서 Sampling한다면
DT의 Vth 및 mobility를 계산해 낼수 있을것으로 보인다.
다만 Ch와 Cline이 어느정도 균일하고 미리 잘 알수 있어야 하고.
다른 픽셀들의 leakage에 의한 noise가 상대적으로 작아야 정확하게 읽어 낼수 있을것 같다.
EL의 Cathode전압을 vcc로 높은 상태에서만 이러한 동작이 되므로,
(그렇지 않으면 Sense배선 아닌 Cathode로 전류가 흘러버리므로)
제한적인 때만 sensing이 가능하다.
이로서 외부보상으로 하는 좋은 특허를 검토해 보았다.
US 20130050292 A1 특허에는 지금까지는 소개한 회로와는 조금 다른 컨셉이다.
통상적으로 Main Driver TR을 Diode 형태로 만들어 Vth 보상을 하는 기능이 들어있는 픽셀 회로를 보았다면
오늘 소개할 기술은 외부의 회로의 도움을 받아서 그 Vth 또는 mobility를 읽어와 데이터에 Vth와 mobility를 같이 넣어 데이터 자체에서 보상하는 외부 보상의 개념을 소개한다.
위 그림의 "20"이 통상적인 페널에 있는 픽셀 회로들이고
"10"이 외부의 DR-IC이고, 통상적인 DAC말고 S/H (sample holder)도 포함하고 있는점이 특이하다.
"20" 내부에 수직으로 달리는 배선에 DL (Data Line)이 있고 RL (Read Line)이 있다.
또한 "20" 외부에 SW6를 이용하여 통상적인 ELVSS배선에 VDD또는 VSS전압을 인가 할수 있도로 하였다.
"20" 내부에 RL, DL에 SW4, SW3 이 배치되어있고 (실제적으로 패널에 TFT로 구현)
SW5를 이용하여 RL에 Vref 전위를 공급할수도 있게 되어있다.
(사실 그냥 데이터가 아니고 이미지 데어터 전압과 DT의 문턱전압 그리고 DT의 mobility를 포함한 보상전압)
RL배선에 VREF전압을 인가하면
DT TFT의 Vgs에는 자연스럽게 Vdata-Vref가 담겨지게 되고 SL1 SL2가 꺼진후에도
그 전위가 Cs에 의해서 유지가 된다.
만일 VDATA에 함께 실어서 보낸 DATA+Vth+mobility보상을 함꼐 넣는다면 DT의 산포가
정확하게 보상되어질것이다.
그러다면 어떻게 하면 그 Vth를 읽어내서 정확하게 DATA전압에 함께 실어서 보낼수 있을까????
1. SW6를 VDD로 해서 OLED에 흐르는 전류가 없도록 만들고
2. SW4, SW2를 켜서 RL 라인을 통해서 전압을 SENSING하도록 하고
3. CS에는 기존에 저장해 두었던 Vdata-Vref를 계속 유지하며
4. SL1은 OFF하고 SL2는 ON 한다.
이러면 자연스럽게 DT의 Source노드와 RL라인의 전압은 시간이 지날수록 Vdd-Vth(DT)로 Charge된다. 아무래도 RL에는 기생캡 Cline과 Hold앞에 Ch가 있으므로 충분한 시간을 기다려서 14번의 Sample Holder에서 그 때의 전압을 Sampling하면 DT에서 흐르는 전류를 Sense할수 있다.
A구간동안 SL1과 SL2가 동시에 켜지면서 Cs에 VDATA-VREF를 저장하고
B구간동안 SL1만 끄고 SW1~SW4를 켜고 닫아서 SENSING모드로 전환하고
C구간에서 SW5를 꺼서 VREF를 단절하려 RL라엔의 전압이 증가하는 것을 알수있다.
t1시의 전압 V1과 t2시의 전압 V2를 읽어내면
I = (Cline +Ch)×(V2-V1)/(t2-t1)
간단한 식으로 DT에 흐르는 전류를 알수 있고
이러한 방법으로 보상시의 DATA전압을 여러단계로 반복해서 Sampling한다면
DT의 Vth 및 mobility를 계산해 낼수 있을것으로 보인다.
다만 Ch와 Cline이 어느정도 균일하고 미리 잘 알수 있어야 하고.
다른 픽셀들의 leakage에 의한 noise가 상대적으로 작아야 정확하게 읽어 낼수 있을것 같다.
EL의 Cathode전압을 vcc로 높은 상태에서만 이러한 동작이 되므로,
(그렇지 않으면 Sense배선 아닌 Cathode로 전류가 흘러버리므로)
제한적인 때만 sensing이 가능하다.
이로서 외부보상으로 하는 좋은 특허를 검토해 보았다.
2014년 10월 18일 토요일
5T1C CMOS TFT Vth OLED vth ELVSS IR DROP compensation circuit US20120242712A1
5T1C CMOS TFT Vth OLED vth ELVSS IR DROP compensation circuit US20120242712A1
아래의 회로는 T1만 N type로 구성하고 나머지는 P type으로 구성한 T51C 회로이다.
특징은 TFT Vth OLED vth ELVSS IR DROP을 모두 보상하려고 한 것이다.
1. 초기화 구간
초기화 구간에서는 EM이 계속 켜진상태에서
DATA전압에 충분히 초기화 할수 있는 전압을 가한다.
A,B node에는 VDD
C node에는 초기화 전압 또는 VSS? 어떻게 될까?
(데이터 전압을 충분히 낮은 전압으로 해야할듯)
사실 이 구간 동안 데이터 선과 VSS 가 short 되므로 적당히 짧게 해야 한다.
(이러한 단점을 극복하기 위해서 추가적인 TR이 필요하지 않을까?)
2. 데이터 라이팅 구간 및 Vth 보상
EM이 꺼지면서 데이터 라인에는 실제로 쓰고 싶은 전압이 들어온다.
B node에 충분히 높은 전압 (VDD)였다가 T1을 통과하여 OLED를 통과하면서
T1 vth와 OLED vth로 수렴한다.
C node에는 원하는 데이터 전압을 가하게 된다.
Cc사이에 걸리는 전압은 B-C 로 할수 있고 데이터 전압과 T1 vth + OLED vth 전압 차가 저장된다.
3. 발광구간
발광구간에서는 EM이 다시켜지면서 T5가 켜지면서 VSS 전압을 C node를 대체하게 된다.
이때 T1이 구동되는 Vgs에는 Vss 전압이 영향을 준다 Vss 전압의 IR-DROP에 의하여 AMOLED패널의 위치마다 또는 화면에 보이는 컨텐츠에 따라서 달라지게 되는데,
이러한 것을 보상하기 위해서 T5를 통하여 T1의 Vgs를 보상한다.
여러가지로 보아 좋은 회로이지만 CMOS말고 N mos only로 바꾸어서 사용해보면 어떨까 생각이 든다. (아마 있을듯)
(그러나 CMOS로 구성하는게 꼭 나쁜건 아니다.)
단점 :
1. 초기화구간에 전류 손실로 페널의 효율 감소
2. Vth 보상구간동안 소량의 전류가 OLED를 통과하여 C/R 확보 어려움 (구동 조건에 따라 다르고, 위치에 따른 Black 불균일. 그리고 저계조에서 휘도 균일도 걱정이 된다.)
3. OLED vth 보상이 꼭 정확한 OLED의 열화 보상을 보장하는 것은 아님.
(이것도 논란의 여지가 있는데, 항상 그런건 아닐것)
구체적인 내용은 US20120242712A1 특허를 통해서 알아보면 좋겠다.
아래의 회로는 T1만 N type로 구성하고 나머지는 P type으로 구성한 T51C 회로이다.
특징은 TFT Vth OLED vth ELVSS IR DROP을 모두 보상하려고 한 것이다.
초기화 구간에서는 EM이 계속 켜진상태에서
DATA전압에 충분히 초기화 할수 있는 전압을 가한다.
A,B node에는 VDD
C node에는 초기화 전압 또는 VSS? 어떻게 될까?
(데이터 전압을 충분히 낮은 전압으로 해야할듯)
사실 이 구간 동안 데이터 선과 VSS 가 short 되므로 적당히 짧게 해야 한다.
(이러한 단점을 극복하기 위해서 추가적인 TR이 필요하지 않을까?)
2. 데이터 라이팅 구간 및 Vth 보상
EM이 꺼지면서 데이터 라인에는 실제로 쓰고 싶은 전압이 들어온다.
B node에 충분히 높은 전압 (VDD)였다가 T1을 통과하여 OLED를 통과하면서
T1 vth와 OLED vth로 수렴한다.
C node에는 원하는 데이터 전압을 가하게 된다.
Cc사이에 걸리는 전압은 B-C 로 할수 있고 데이터 전압과 T1 vth + OLED vth 전압 차가 저장된다.
3. 발광구간
발광구간에서는 EM이 다시켜지면서 T5가 켜지면서 VSS 전압을 C node를 대체하게 된다.
이때 T1이 구동되는 Vgs에는 Vss 전압이 영향을 준다 Vss 전압의 IR-DROP에 의하여 AMOLED패널의 위치마다 또는 화면에 보이는 컨텐츠에 따라서 달라지게 되는데,
이러한 것을 보상하기 위해서 T5를 통하여 T1의 Vgs를 보상한다.
여러가지로 보아 좋은 회로이지만 CMOS말고 N mos only로 바꾸어서 사용해보면 어떨까 생각이 든다. (아마 있을듯)
(그러나 CMOS로 구성하는게 꼭 나쁜건 아니다.)
단점 :
1. 초기화구간에 전류 손실로 페널의 효율 감소
2. Vth 보상구간동안 소량의 전류가 OLED를 통과하여 C/R 확보 어려움 (구동 조건에 따라 다르고, 위치에 따른 Black 불균일. 그리고 저계조에서 휘도 균일도 걱정이 된다.)
3. OLED vth 보상이 꼭 정확한 OLED의 열화 보상을 보장하는 것은 아님.
(이것도 논란의 여지가 있는데, 항상 그런건 아닐것)
구체적인 내용은 US20120242712A1 특허를 통해서 알아보면 좋겠다.
OLED Degradation compensation circuit (PMOS) for AMOLED US 8310417 B2
OLED Degradation compensation circuit (PMOS) for AMOLED US 8310417 B2
OLED 자체의 수명 감소를 보상하기 위한 회로이다.
여기서 소개하는 회로에서는 PMOS로 구성하되
Vth보상을 뺀 OLED의 효율 감소를 보상하는 부분만 명시되어 있다.
만일 실제로 사용하려면 Vth보상과 함께 혼합되어 사용되어야 한다.
OLED의 열화에 따는 효율감소와 Cst과 Cfb량을 잘 조절해야 하고
VLn의 전압 스윙량을 얼마나 정하느냐에 따라서도 보정량이 결정된다.
이러한 동작을 하여 보상할수 있는 것은 PMOS로 구성되고 OLED의 열화에 의해서 IV curve가 눕는 경우라고 할수 있겠다.
더욱더 상세한 내용은 아래의 미국 등록 특허를 활용 바란다.
US 8310417 B2
OLED 자체의 수명 감소를 보상하기 위한 회로이다.
여기서 소개하는 회로에서는 PMOS로 구성하되
Vth보상을 뺀 OLED의 효율 감소를 보상하는 부분만 명시되어 있다.
만일 실제로 사용하려면 Vth보상과 함께 혼합되어 사용되어야 한다.
회로의 구성은 일반적인 PMOS 구동과 아주 유사하나 다른점이 있다면 OLED의 Anode가 M2의 G node N1에 feedback을 전압을 가할수 있는 Cfb 캡이 있고.
VLn이라는 한줄마다 전압을 콘트롤할수 있는 전압이 있다. 이 전압은 Cst 전압의 다른 노드에 있다.
윗 그림에 보듯이 OLED열화가 되면서 효율이 감소하면 OLED의 Vth가 증가하는 것이 아니라, OLED의 IV curve가 눕는 것을 가정으로 하였다.
이때 IV curve가 눕는 것을 Detection하기 위한 방법으로 본 특허가 사용한 방식은 우선 I2라는 상대적으로 높은 전류를 흘렸다가 I1이란 약간 감소한 전류를 흘렸을 때 감소하는 전압 dV1 과 dV2중에 효율이 감소한 경우 dV1 < dV2 점을 착안하여, 이것을 M2의 Vgs 증가에 Feedback하는 원리를 사용하고 있다.
앞에서 말한 방법을 구현하기 위해서 본 발명자는 VLn 이라는 전압을 이용하여 I2 --> I1 으로 변할수 있도록 유도하였다.
T1 에서 스캔이 열리기 전에 우선 전압을 V3로 낮추었다가,
T2 에서 스캔이 열리면서 데이터를 저장하고 (Cst)
T3 에서 M2에는 I2 전류 (상대적으로 높은 전류)가 흐른다.
T4 에서 VLn전압을 다시 V4 전압으로 상승하면서
M2에는 I1 전류 (상대적으로 낮은 전류)가 흐른다.
이때 Anode전압의 감소 dV1 또는 dV2 는 Cfb cap을 통하여 M2의 Gnode에 커플링 동작에 의하여 Feedback하게 되는데,
만일 열화가 적게 된 경우 G node의 절대 전압 감소량은 적고 |Vgs| 증가량도 작다 (전류 감소)
만일 열화가 많이 된 경우 G node의 절대 전압 감소량은 크고 |Vgs| 증가량도 크다 (전류증가)
OLED의 열화에 따는 효율감소와 Cst과 Cfb량을 잘 조절해야 하고
VLn의 전압 스윙량을 얼마나 정하느냐에 따라서도 보정량이 결정된다.
이러한 동작을 하여 보상할수 있는 것은 PMOS로 구성되고 OLED의 열화에 의해서 IV curve가 눕는 경우라고 할수 있겠다.
더욱더 상세한 내용은 아래의 미국 등록 특허를 활용 바란다.
US 8310417 B2
2014년 7월 9일 수요일
US 7755585 6T1C AMOLED COMPENSATION CIRCUIT
US 7755585 6T1C AMOLED COMPENSATION CIRCUIT
오늘 검토해볼 회로는 6T1C 입니다.
오늘 검토해볼 회로는 6T1C 입니다.
시간대별로 동작을 한번 보자면...
T1: 이미 EN이 HIGH로 되면서 M26은 꺼진 상태가 됩니다.
T2: S2n과 S1n이 동시에 켜지는 상태입니다. 그래서 N21에는 Data값이, N22에는 VINT 전압이 들어오면서 C2st에는 N22-N21 전압 즉 VINT-DATA 전압이 충전됩니다.
이때 M21 TR은 충분히 켜지면서 다소의 전류가 흐르게 됩니다. (발광은 안함)
T3: S2n이 꺼지면서 N22전위는 VINT에서 M21 M23을 통해서 ELVDD-|Vth|까지 충전하게 됩니다. (충분한 시간이 된다면)
이때 CAP C2ST양단에 걸리는 N22-N21 전압은 ELVDD-|Vth|-DATA 가 됩니다.
T4: S1n도 꺼지게 됩니다.
T5: En이 켜지면서 본격적으로 발광을 합니다. N21 node에는 DATA전압이 아닌 VINT 전압으로 바뀌면서 N22 전압도 boot strap 됩니다. 다만 C2st에 저장된 N22-N21 전압은 계속 유지됩니다. (기생캡이 거의 무시할수 있을 정도 가정 및 M21의 Cox가 C2st에 비해 상대적으로 크다고 가정 하고....)
최종으로 N22전압은 ELVDD-|Vth|-DATA+VINIT 가 됩니다.
그리고 발광과 동시에 N21 N22 전압이 boot strap 되는데,
안정적인 동작을 위해서는 먼저 boot strap 후에 En이 본격적으로 발광하도록 하면 어떨까 하는 생각이 듭니다. (상황에 따라 다르지만....)
이때 M21에 걸리는 |Vgs|-|vth| = |ELVDD-|vth|-DATA+VINT|-ELVDD-|Vth|가 됨에 따라서 ELVDD의 Parameter도 Cancel되는 장점이 있습니다.
VINT가 발광하는 동안 M21에 직접 영향을 주므로 VINT가 불안정시 화질에 나쁜 영향을 줄 수 있습니다. (안정적이야 합니다)
그런데 동작적으로 M21의 TR이 크고 ELVDD전압이 VINIT로 빠져나가는 전류가 상당할 경우에 VINT배선 설계에 주의 해야 할듯 하네요.
CAP이 1개만으로 데이터와 Vth를 모두 저장해서 사용할수 있는 장점이 있으며
Data Writing시 ELVDD의 IR DROP이 관계가 없다는 점이 장점입니다.
그러나 해상도 증가에 따라서 Vth 보상시간이 매우 부족할 수 있어 보입니다.
실질적으로 T3가 보상시간인데, 데이터를 차징하고 초기화를 하는 T2와 T3동안 데이터가 유지 되어야 하는 1H의 최대시간이고 하니... 휴우... 만만치 않겠네요...
이상 US 7755585 의 공개된 특허회로를 검토해 보았습니다.
본 특허는 GOOGLE PATENT에서 공개되어 있으니 자세한 것은 그곳을 참고하세요.
2014년 7월 6일 일요일
US 7109982 B2 Display panel and driving method thereof : Diode Through Compensation 5T1C
Diode Through Compensation 5T1C
US 7109982 B2
5T1C의 회로는 아래와 같다.
M1이 구동 TR이고
M2가 보상 TR
M3가 DATA SW
M4 가 초기화 TR
M5가 EMISSION TR이다.
동작을 보면
1) T1동안
Sn-1이 켜지고 Cn이 꺼진다.
그래서 M5가 꺼지고 M4가 켜지게 되는데, 그래서 M1의 G node는 VP전압으로 초기화 된다.
2) T3 동안
Sn 이 켜지고, Cn은 계속 꺼져있다.
Dm의 데이터 전압은 M3와 M2를 통해서 충전된다.
알겠지만 M2가 Diode connected되어 있으므로 Data-|Vth(M2)|가 되고
3) T5 동안
Sn도 꺼지고 Cn이 켜져서 발광 동작을 한다.
본 발명은 Diode Through Writing 개념을 잘 이용하였다.
다만 실제로 구동되는 TR은 M1이기 때문에 M2의 Vth로 보정을 하게되면
불완전한 보정이 되어버린다.
그때 당시만 해도 아마도 TR이 가까우면 Vth를 거의 유사하게 만들수 있었다고 생각했기 때문으로 생각된다.
공법에 따라서 다르겠지만 그렇게 만들수도 있다고 생각한다. 그러나 정확한 보상을 위해서는 보상 TR과 구동TR을 동일화 하는게 좋을것 같다.
US 7109982 B2
5T1C의 회로는 아래와 같다.
M2가 보상 TR
M3가 DATA SW
M4 가 초기화 TR
M5가 EMISSION TR이다.
1) T1동안
Sn-1이 켜지고 Cn이 꺼진다.
그래서 M5가 꺼지고 M4가 켜지게 되는데, 그래서 M1의 G node는 VP전압으로 초기화 된다.
2) T3 동안
Sn 이 켜지고, Cn은 계속 꺼져있다.
Dm의 데이터 전압은 M3와 M2를 통해서 충전된다.
알겠지만 M2가 Diode connected되어 있으므로 Data-|Vth(M2)|가 되고
3) T5 동안
Sn도 꺼지고 Cn이 켜져서 발광 동작을 한다.
본 발명은 Diode Through Writing 개념을 잘 이용하였다.
다만 실제로 구동되는 TR은 M1이기 때문에 M2의 Vth로 보정을 하게되면
불완전한 보정이 되어버린다.
그때 당시만 해도 아마도 TR이 가까우면 Vth를 거의 유사하게 만들수 있었다고 생각했기 때문으로 생각된다.
공법에 따라서 다르겠지만 그렇게 만들수도 있다고 생각한다. 그러나 정확한 보상을 위해서는 보상 TR과 구동TR을 동일화 하는게 좋을것 같다.
2014년 7월 5일 토요일
US 20130271435 A1 SONY Pixel circuit, active matrix apparatus and display apparatus 6T2C 5T1C
Pixel circuit, active matrix apparatus
and display apparatus
SONY의 여러가지 보상회로를 소개해 보겠다.
이번의 회로는 3가지 정도이다.
1) 6T2C 회로
Vth는 C112에 저장하고 데이터는 C111에 저장하는 방법
ND112 G node를 VCC로 충분히 높여준 후 113 TR을 통과하여 충분히 Vth에 가깝게 만들어주는 전형적인 방법.
Vth 보상시 전류가 Diode를 통과해서 나가거나 OLED CAP을 충전하는 방식이므로 CR이 떨어지지 않게 조심해야 한다. 또는 CR 떨어지는 것을 방지하기 위해서 ND111에 TR을 추가로 하는 방법이 있을수 있다.
Vsig 데이터가 들어올때 데이터 손실율은 없는것 같다.
EL CAP의 크기가 데이터 라이팅에 관여하지 않는다. (장점? 단점?)
2) 5T1C 회로
ND112 G node를 vss2로 고정하고 ND111 S node를 Vss1으로 한후 전압을 증가시켜 Vth를 보상하는 방법.
Vsig가 다 전달되는건 아니고 C112 < Cp 이라고 가정하면 많이 전달된다. 해상도가 충분히 낮아야 한다. 즉 Cp가 크려면 화소의 크기가 커야하므로.
Vin=Cp/(Cs+Cp)×(Vsig−Vss2)
2개의 기준 전압 VSS1, VSS2 가 추가로 필요한건 단점이다.
3) 5T1C 회로
앞의 2번 회로와 다른점은 VCC 의 전류를 끊어주는 TR을 대신 D-TR의 G node에 배치하였다.
2번 회로와 여러가지로 유사하며, Vin의 전달율도 C111과 Cp의 비율에 따라간다.
1~3번 회로들을 보았을 때 OLED의 열화보상도 되고 ELVDD IR drop에도 강한 장점이 있지만, 기준점압 배선이 2개나 필요하고 의외로 화소회로도 복잡하고, EL CAP을 데이터 라이팅에 사용하므로 CAP설계의 까다로움 및 초 고해상도에서는 불리한 점이 있다.
아래의 LINK에서 그 자세한 내용을 볼수 있다.
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